招聘启事
本单位拟公开招聘员工2名，派遣至浙江大学信息与电子工程学院工作，招聘将坚持公开、公平、竞争、择优的原则，凡符合招聘岗位要求且有意向者，请将个人简历和证明材料发至lei_liu@zju.edu.cn，经考核后择优录取。
杭州江南人才服务有限公司
2024年2月23日
岗位描述
浙江大学信电学院“百人计划”研究员刘雷（博士生导师，2022年入选国家海外高层次青年人才计划）课题组诚意邀请对下一代无线通信系统芯片设计研究与开发具有热情的人才加入我们团队。我们正在寻找拥有相关技能的芯片设计工程师和博士后，围绕算法IP核，开发相应的芯片微架构、系统架构以及板级解决方案。该岗位将在下一代无线通信技术的产品化及其产业化中发挥重要作用。本课题组经费充足，待遇从优，期待你的加盟！
主要职责
· 与浙大和科创中心科研与开发团队合作，围绕下一代无线通信技术的算法IP 核实现芯片微架构设计、开发、验证、FPGA 实现和文档编制
· 使用 SystemVerilog 开发算法IP 核的 RTL 实现；
· 使用 SystemVerilog和 DPI 为无线通信系统的 RTL 实现开发测试平台(testbench)；
· 充分发挥RTL 设计、实现和验证方面的技能，承担项目责任，主导项目开发，为项目的成功和及时交付做出贡献；
· 积极参与并遵守团队的工程开发流程、方法、设计技术，并提出改进建议，以提高设计和产品质量的效率和质量。
岗位要求
技能知识和专长
必要项
· 获得博士学位（或同等学历）
· 曾发表过芯片领域相关的高水平学术会议或期刊，或曾负责/参与芯片科研项目或产业项目并做出重要贡献
· 具有交付基于ASIC 或 FPGA的无线通信系统数字设计系统或子系统的经验
· 具有针对高吞吐量的数据或信号处理应用的时序和硬件资源优化的经验
· 具有使用仿真和综合的相关 EDA 工具的经验（如 QuestaSim、Synopsys VCS 、Synopsys Verdi、Intel Quartus、Xilinx Vivado、Synopsys DC Ultra 或 NXT、Cadence Genus）
· 掌握 RTL 语言（如SystemVerilog 、Verilog 、VHDL）
· 编写技术文档、设计规范、用户指南、验证计划
理想项（非必要）
· 熟悉通信信号处理算法（如信道均衡、信道估计、信道编码、波束赋形或其他基带模块）
· 掌握 STA 和 EDA 工具以及数字设计优化，以满足 ASIC 或FPGA 的时序约束要求
· 熟悉脚本语言（如 Bash、Perl、Python、TCL）
· 具有使用 SystemC 设计建模和集成的经验
· 具有逻辑等价检查LEC的经验（如Formality/Conformal）
· 了解 Git、Perforce 等版本控制工具，掌握高级版本控制技术
· 了解 AXI 接口（如AXI MM、AXI Lite 和 AXI Streaming），并了解这些接口的 RTL 实现
· 了解移动通信系统
· 了解电信和/或半导体行业
岗位待遇
· 工资及福利待遇按照学校关于工程师和博后岗位的相关标准执行，具体面议。
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